问个时序约束的问题

pausebreak · 发表于 2011-2-27 10:58:05

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外部有两类信号输入FPGA。一类是控制信号（WR），另一类是数据信号（DATA）。这两个信号对FPGA来说都是异步输入（与FPGA内部时钟无关联）。异步输入信号在FPGA中要同步到本地时钟域（假设是单一时钟域CLK），这两类信号同步后由syn_wr,syn_data进入FPGA中的功能模块。
控制信号（WR）,数据信号（DATA)在FPGA外部是有时序要求的。在WR的上升沿读取DATA。DATA对WR上升沿有setup（t1），hold（t2）时序的要求。
我的问题是在FPGA中怎么设置Tsu，Th时间来保证时序约束的正确呢？是对WR，DATA还是对syn_wr,syn_data做约束？

zhinvxing · 发表于 2011-2-27 12:25:50

本帖最后由 zhinvxing 于 2011-2-27 12:27 编辑

不是很明白“控制信号（WR）,数据信号（DATA)在FPGA外部是有时序要求的。”这句话的意思。通常情况下，相关信号在输入到FPGA前就应该满足时序关系。如果本身就不满足时序关系却企图通过FPGA约束来满足是行不通的。从你的描述上看，控制信号WR更像是随路传送的时钟信号。
在假设你的输入信号已经满足时序要求的基础上（这点由你的外部逻辑保证），经FPGA内部同步后，你的syn_wr,syn_data应该仍然满足时序关系。当然这有一个前提：同步域时钟远快于你的异步输入信号。

pausebreak · 发表于 2011-2-27 12:38:38

"控制信号（WR）,数据信号（DATA)在FPGA外部是有时序要求的" 这句话的意思是在FPGA的前端输入芯片的datasheet中有WR和DATA的setup和hold时序要求。
芯片的输出应该会符合自己的时序要求。如果是这样的话FPGA中经过同步后不用做相应的设置吗？（同步域时钟远快于你的异步输入信号）
经过FPGA同步后的syn_wr,syn_data会仍然满足时序关系？不用考虑WR，DATA在进入FPGA后Pin到第一级Register（第一级同步）之间会有时间差吗？