问个时序约束的问题

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外部有两类信号输入FPGA。一类是控制信号（WR），另一类是数据信号（DATA）。这两个信号对FPGA来说都是异步输入（与FPGA内部时钟无关联）。异步输入信号在FPGA中要同步到本地时钟域（假设是单一时钟域CLK），这两类信号同步后由syn_wr,syn_data进入FPGA中的功能模块。
控制信号（WR）,数据信号（DATA)在FPGA外部是有时序要求的。在WR的上升沿读取DATA。DATA对WR上升沿有setup（t1），hold（t2）时序的要求。
我的问题是在FPGA中怎么设置Tsu，Th时间来保证时序约束的正确呢？是对WR，DATA还是对syn_wr,syn_data做约束？

zhinvxing

不是很明白“控制信号（WR）,数据信号（DATA)在FPGA外部是有时序要求的。”这句话的意思。通常情况下，相关信号在输入到FPGA前就应该满足时序关系。如果本身就不满足时序关系却企图通过FPGA约束来满足是行不通的。从你的描述上看，控制信号WR更像是随路传送的时钟信号。
    在假设你的输入信号已经满足时序要求的基础上（这点由你的外部逻辑保证），经FPGA内部同步后，你的syn_wr,syn_data应该仍然满足时序关系。当然这有一个前提：同步域时钟远快于你的异步输入信号。

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"控制信号（WR）,数据信号（DATA)在FPGA外部是有时序要求的" 这句话的意思是在FPGA的前端输入芯片的datasheet中有WR和DATA的setup和hold时序要求。
芯片的输出应该会符合自己的时序要求。如果是这样的话FPGA中经过同步后不用做相应的设置吗？（同步域时钟远快于你的异步输入信号）
经过FPGA同步后的syn_wr,syn_data会仍然满足时序关系？不用考虑WR，DATA在进入FPGA后Pin到第一级Register（第一级同步）之间会有时间差吗？

zhinvxing

你可以试试看

hxa2002

忍不住想说两句了
你说的应该是配置寄存器的cpu写控制信号，这类信号相对于内部时钟信号都是很宽的，你需要设的是input_delay。你说的保证时序，我想你是怕内部逻辑看到wr时，data没有准备好，这个留个logic designer去考虑吧，你不需考虑那么多。

jackertja

1，对管脚设置
2，Tsu=Tclk-Tco_remote-△
   Th=0
Tco_remote为对方芯片的Tco参数；△为一个余量，可以取20%~100%，也可以认为与走线有关，一个经验公式是1m走线=5ns走线延迟。

zhinvxing

如果你的应用不是像DDR那样高速，一般不用约束，当然你最好试试。
如果出现了传输错误确实需要用到约束，可以像6楼说的那样考虑一下板级上的SI。

123__456

学习学些~~

503295064

看看！！！

glace12123

FPGA一般来说，都是“以快致胜”，就是说FPGA运行的时序环境，远优于你外部的器件，不需要设置，检测到对应的时刻，做出相应的动作就是了，如果你选一块慢速的FPGA去对接一个超高速器件，那显然是设计不合理。。。