请教一个关于CTS时插入buffer过多的问题

ficai · 发表于 2011-3-23 15:13:47

在balance skew时选择local的不要选global，这样可以少一些buffer，不足是时间比较长。

盗墓者 · 发表于 2011-4-22 16:11:04

学习。。。

stone101 · 发表于 2013-10-28 16:08:26

留名，学习中

williamliwei · 发表于 2013-10-29 08:45:38

先做做平，再修drc 试试

daipeng · 发表于 2014-3-16 14:47:16

回复 7# zbno12345

不知道你的问题解决了没，
应该是reference lib 中的 “TIM” view 出问题了

haha2025 · 发表于 2019-7-2 19:09:03

请问你的问题怎么解决的呢?我现在apr也遇到类似问题,想请教一下.感觉在时钟起始点和module之间就插了N多级(80级左右)的buffer,想问问是什么原因,该如何解决呢?

谢谢!

haha2025 · 发表于 2019-7-2 19:43:24

1920 发表于 2011-2-25 19:25
回复 7# zbno12345

请问是要移除掉sdc中的ideal net是吗?能告知如何移除吗?谢谢!

sanhac93 · 发表于 2019-8-2 17:58:17

谢谢

wrxs · 发表于 2019-8-3 16:32:59

clock path 上max_tanstion 设了多少？是不是设置得过小了，工具来fix drc 时加了很多buffer

wrxs · 发表于 2019-8-3 16:35:23

另外，你没有给工具指定clock gate cell type,还有clock buffer/inv指定得type，需要check下

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