关于ISE的几个问题

timchen0716

本人一直用quartus做FPGA，最近尝试ISE10.1，本以为是触类旁通的事情，但是用起来才发现用很多不明白的地方，还请教各位。
这里先谢过！！
1. 关于ISE中的IP generator，该选项是在Project|new source里面，一定是要新建了工程才能使用。我试了一个edif为顶层的工程，结果选择new source之后，发现里面没有IP generator一项，这是为什么？是不是只有顶层为verilog(Vhdl)的才能使用IP generator呢？
2. 如果工程中需要调用一些IP core，比如sram，那么是不是一定要讲生成的.ngc文件放到工程的根目录下才能调用呢？
3. Xilinx FPGA中的slice里面包含了两个Flip-Flop和两个LUT，那么是不是就是相当于altera里面的两个LE呢（PS:一个LE里面包含了一个LUT和一个Flip-Flop）？

shaweikang1984

1.core generator可以独立使用，不必依赖ise，既然顶层都是网表了，生成的ip如何调用呢？
2.ngc文件的调用可以在工程选项里设置
3.可以这么对应

timchen0716

非常感谢！
我用synplify综合出了网表文件，在用ISE实现时网表里面实例化的sram还是需要调用的。版主说的“既然顶层都是网表了，生成的ip如何调用”是指应该不需要再调用网表了吗？可是我在工程中不加入这些sram文件就会报错。我的做法有什么问题吗？
另外我的第二个问题是想问，如果我生成的ip core只有.v或者.vhd文件没有ngc文件可以调用吗？我目前试出来不行，能不能帮我解释解释？
PS：被你的猫晃晕了。。。