verilog语法问题

zhangchaochun · 发表于 2011-1-25 22:12:11

您需要登录才可以下载或查看，没有账号？注册

x

请问各位高人我在模块中定义的参数module #(parameter SIZE = 16)

我在模块中的always进程中给一个16bit变量赋值

reg <= SIZE 'b1;警告有语法错误，请问这么改正。我的意图为最低位为1，其余为都为0

kaku817 · 发表于 2011-1-25 23:01:39

回复 1# zhangchaochun

can you post the complete code of your module.
It is very hard to help you with your description for now...

我将真事隐去 · 发表于 2011-1-26 09:01:47

reg <= SIZE{ 1'b1};

AmoiBB · 发表于 2011-1-26 09:38:44

reg <= SIZE 'd1;
或者
reg <= 1;
都可以

wrhwindboy · 发表于 2011-1-28 21:49:59

reg <= {(SIZE-1){ 1'b0},1'b1};
不过代码看上去有点蛋疼。大哥你何苦呢。。
直接16’h0001不是很清楚吗

chuyizi · 发表于 2011-1-29 21:11:02

楼上正解，但是写成16'h0001就不是参数化的设计了。。。

貌似v2001支持 reg <= 'h1;

stuboy1982 · 发表于 2011-1-30 13:10:02

十六进制的看着比较舒服

my8310291 · 发表于 2011-1-30 13:36:25

很少像这样做的

sheep07 · 发表于 2011-1-31 15:04:24

想参数化。。。
5#正解

lzzwwl · 发表于 2011-2-15 17:14:49

基本上用十六进制或二进制表示

[求助] verilog语法问题