大家开发FPGA用Verilog还是VHDL？

rx_78gp02a · 发表于 2011-3-6 14:41:44

同样功能的代码verilog的长度比vhdl短！

xiangql · 发表于 2011-3-6 23:03:36

看来本科的时候学习vhdl就是一个悲剧啊，我毕设还是用vhdl做的，不过读研之后用的全是verilog，vhdl现在也忘得差不多了

yuanpin318 · 发表于 2011-3-7 09:32:15

I can use Verilog and VHDL, but prefer to Verilog. But company is in Euro and they prefer to VHDL since history. But now, they also accecpt Verilog. So normally, design is mixed language.

zbzxj0118 · 发表于 2011-5-7 15:25:45

我用的是VHDL

飞跃疯人院 · 发表于 2011-5-8 10:30:31

其实都差不多，不过verilog流行一些

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