大家开发FPGA用Verilog还是VHDL？

hgk1992 · 发表于 2011-1-25 17:08:50

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eaglelsb · 发表于 2011-1-25 17:56:32

verilog更流行点，
主要看所在的公司用什么，比较因为传承一家公司初期使用VHDL，那以后进来的人不会用也得改用VHDL了（就像高校里开设VHDL的，因为教这门的老师以前只学过VHDL就教这门了），
如果没有这层关系自由选择的话，应该选择verilog的更多。

yl5495 · 发表于 2011-1-25 18:07:44

使用VHDL做设计，应该比较少了。

现在主流是verilog ，因为systemverilog 正在蓬勃发展

hgk1992 · 发表于 2011-1-25 18:19:02

谢谢分享！努力学习verilog！

bjtu_glh · 发表于 2011-1-25 21:07:42

都一样，应该都会才好

hawk1223 · 发表于 2011-1-26 10:00:41

使用哪种语言都是一样的哦！

lisen_zhangyang · 发表于 2011-1-31 09:15:19

verilog,刚刚学习。

fxcprince · 发表于 2011-2-5 19:37:36

verilog是主流了

tdycy · 发表于 2011-2-5 22:54:52

使用verilog的多，虽然我悲催的学了VHDL，完全是因为实验室传统。。

kelvinbao · 发表于 2011-2-10 12:59:43

I prefer verilog, verilog is easier than VHDL.

but most europe company like VHDL.

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