大家讨论下时序约束是怎么回事呢

starfly · 发表于 2011-1-19 23:36:11

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如题只写过简单的逻辑功能，对时序约束一窍不通啊

lyphoon · 发表于 2011-1-20 00:16:04

一个方向啊

hezudao · 发表于 2011-1-20 00:26:53

一窍不通怎么讨论

stepan · 发表于 2011-1-20 08:47:08

我也想了解下有关时序约束的问题，时序约束有哪些地方可以设置？？

西湖水 · 发表于 2011-1-20 09:33:10

简单的说就是在综合和后端运行的过程中，通过约束来告诉工具：
1、外部接口的工作环境（接口的约束）；
2、你希望芯片工作的频率（时钟约束）；
3、每个芯片管脚连接的信号和电平等（电平约束）；
4、以及其他对综合工具的综合指导等。
大概意思是这样的，具体的了解就需要实践下了

nishuiqiqiu · 发表于 2011-1-24 22:08:55

就是让设计满足建立保持时间

wrhwindboy · 发表于 2011-1-28 21:30:54

5楼的基本正确

my8310291 · 发表于 2011-1-30 13:54:32

看看相关的综合文档就知道了

hllyh · 发表于 2011-1-31 10:34:39

是高时钟频率FPGA设计最重要的环节。

mosou · 发表于 2011-2-1 10:28:23

简单的说，FPGA内部两个CELL之间连线，如果不告诉软件连线该以什么规则来布，那生成的文件很多时候是无法用的。

时序约束就是用来告诉软件你个人的设计意图

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