各位大侠来讨论一个verilog的问题

sheep07 · 发表于 2011-1-31 15:01:21

既然状态a、b是独立的
就应该独立出来写
通过中间信号来控制状态b的跳转

wind1272 · 发表于 2011-2-15 23:55:39

建議將這兩段code拆成兩個always
同一個always盡可能不要放一些較不相似的code進去較好
一方面可以減少硬體面積
一方面也可避免功能出錯
例外就是建議樓主可以將這幾行ＣＯＤＥ加上　＃１　delay上去看看
確定再有延遲的狀況下也能正常動作

hxtsz15 · 发表于 2011-2-16 05:50:46

写在同一个always块里未必是一个电路

jasonL · 发表于 2011-2-20 16:35:25

yes, although u can get desired output waveform, gate simulation (synthesis) will be not correct, ha, keep it up...

yigenjin · 发表于 2011-2-26 21:55:28

进来看看。。

zz_pod · 发表于 2011-2-27 14:31:15

s说的好

acgoal · 发表于 2011-2-27 20:29:49

电路《---》Verilog, 这不是一个先有鸡还是先有蛋的问题，而是，你一定要有电路，才能写Verilog。如果你不搞清楚要设计模块的功能/时序/接口/状态。试问如何写Verilog。好大的胆子还能写出Verilog，这样的Verilog做出来的芯片失败的概率有多大？
沉下心来，慢慢分析，想清楚了之后下笔就简单多咯，验证也就简单多咯。楼主这样可能会导致Synthesis和Simulation不匹配的代码还是三思为妙，三思三思。切勿急功近利。

123__456 · 发表于 2011-2-28 23:43:47

学习学习

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