各位大侠来讨论一个verilog的问题

falloutmx · 发表于 2011-1-19 15:37:33

首先考虑是不是设计思路有问题或者架构问题。
如果不能在这个层次上避免的话，就修改代码。
第一个状态机产生f1,第二个产生f0，然后在新的always块中根据条件输出f。这时候就需要考虑0状态重要还是1状态重要，用if语句产生优先级判断。

stepan · 发表于 2011-1-19 15:47:11

这就看你2个赋值同时发生时是否有其他的判断来选择取值，如果没有的话，感觉是否在逻辑上存在问题

shxr · 发表于 2011-1-19 16:22:18

回复 12# falloutmx

若不可避免的会出现这种请况，你的意思是说可以用if语句选择到底赋哪个值？具体如何实现？

falloutmx · 发表于 2011-1-19 17:13:28

if语句有优先级，判断if成功后就不会判断else

chit_wps · 发表于 2011-1-20 15:37:39

楼主对数字设计理解还是不够
目前这种状况在规范设计中就是不该存在的问题
你应该想的是怎么避免出现这种描述，而不是这样描述以后影响大不大
思路要清晰不要舍本逐末

shxr · 发表于 2011-1-20 16:35:59

回复 16# chit_wps

en ..这位大侠说的有道理。。。

zhangjialiang · 发表于 2011-1-20 21:48:36

这种有风险，可能会出现你不想要的结果。用if else来做可能会避免，因为有优先级。

wrhwindboy · 发表于 2011-1-28 22:12:05

楼主你可以把对f变量的赋值来到外面来。然后判断啥时候set为1，啥时间被clear,这样不是很清楚的结构吗，干嘛搞的这样混乱，你这样写的style 根本不符合verilog的标准，还是那就话，电路的设计不是靠verilog的，
设计是靠人脑的，verilog只是把你脑中设计好的电路描述出来，一定要弄清楚verilog是硬件描述语言，不是设计语言。你这个不是在两个always快中DC可能不会报，但是你用style check的工具（spyglass）check一下你的代码应该能报出问题来。

yangbc01 · 发表于 2011-1-29 00:09:24

好好研究一下

my8310291 · 发表于 2011-1-30 13:51:00

这样做，好危险啊！！！

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