请教FPGA与DSP通信的时序问题

congfeiyu · 发表于 2011-1-4 19:10:08

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本帖最后由 congfeiyu 于 2011-1-4 19:11 编辑

各位师兄好，我做项目现在做到FPGA与DSP之间通信了，但是由于是第一次做，在时序方面遇到了问题，仿真老不对。在项目里，DSP要通过不同的地址来读取FPGA内部的八个FIFO的数据，下图是DSP的读IO的时序图。据我所查的资料，在IOSTRB下降沿开始准备数据，上升沿时数据准备好，DSP来读。读取用的数据总线是双向总线，三态门控制信号有效时FPGA为输出，此时内部一个“映像寄存器”直接与双向端口相连，我的问题是，需要在某个时刻将某个FIFO的输出赋值给这个映像寄存器，这就需要地址译码来选择到底赋哪一个FIFO的值。我已经成功了通过地址译码产生了每一个FIFO的读使能信号，FIFO的读时钟我选择的是IOSTRB的取反，但是地址译码是用什么来触发呢？如果也是用IOSTRB的下降沿（也就是FIFO读时钟的上升沿）来触发，那数据还没稳定，会产生误码，请有经验的大哥提点建议，谢谢了！

shaweikang1984 · 发表于 2011-1-5 09:45:57

1.fifo的时钟不应该由IOSTRB驱动，由内部工作时钟驱动
2.判iostrb边沿，驱动fifo pop信号
3.地址译码做数据输出mux
4.iostrb做输出三态使能

congfeiyu · 发表于 2011-1-5 10:38:06

回复 2# shaweikang1984

谢谢师兄的宝贵建议！我还想问个问题，读FIFO如果用内部的工作时钟，如何才能在一次读取的过程中保证FIFO只接收到一个读时钟的上升沿？我的FIFO是异步的。内部的时钟和DSP的CLKOUT要不要有某种对应关系？下面是我的FIFO的时序图。还有FIFO POP信号是指FIFO的读使能信号吗？非常感谢！

shaweikang1984 · 发表于 2011-1-5 13:05:11

读这个动作由读使能决定，不是由时钟决定的

jackertja · 发表于 2011-1-5 14:02:16

你需要写模块来连接总线和fifo，
别以为直接把fifo的各个端口加到总线上就能动了。。。。。。。

congfeiyu · 发表于 2011-1-5 15:37:30

回复 5# jackertja
呵呵我知道我现在来改写一下算法看看结果怎么样谢谢~

yonguestc · 发表于 2011-3-4 11:30:58

奥，看看，学习下

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