关于Verilog的ROM数据读取的问题

aliceblue123 · 发表于 2010-12-21 16:47:09

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自己用Quartus定制一个ROM，现在想通过一个时钟来控制数据的读取，但是不知道该如何做。找到了一个例子，但是软件提示出错的地方：rom DAC_sin(.table_in(table_in),.table_out(table_out));Error: Port "table_in" does not exist in macrofunction "DAC_sin"Error: Port "table_out" does not exist in macrofunction "DAC_sin"该如何解决？能否解释下rom DAC_sin(.table_in(table_in),.table_out(table_out));的意思？谢谢！！

yangyuf1 · 发表于 2010-12-21 17:56:19

memory是quartus长生的吗？IO的名字写错啦。
楼主对verilog不熟吧？？

aliceblue123 · 发表于 2010-12-21 18:38:56

可以先生成个mif文件，然后用Quartus来定制的，不是吗？

zpc987 · 发表于 2010-12-21 18:55:54

rom DAC_sin(.table_in(table_in),.table_out(table_out));
rom应该是一个module，DAC_sin是去映射rom而声明的一个例化模块，估计是在此文件里面没有声明table_in，table_out这两个端口，所以有error。声明一下试一试，如 reg（或wire） table_in;等
仅供参考。

lureny · 发表于 2010-12-29 15:39:51

既然是ROM，哪里来的data_in啊，估计是写错了

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