Altera DDR2的IP使用问题

asyou · 发表于 2010-12-17 16:46:36

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Altera DDR2的IP在Cyclone III上使用，它的CLK的I/O电平是什么啊？SSTL还是差分SSTL啊？另外谁有成功使用的案例啊？！

demonsolar · 发表于 2010-12-17 18:56:03

只看过Xilinx的MIG，没用过ALtera的，估计也差不多。
CLK是差分时钟，也可以选单端时钟的，SSTL不知道可不可以选择

meiyucaifa · 发表于 2010-12-19 22:37:56

我调试过StratixIV。ddr2的时钟都是差分的，不是它fpga的要求，是ddr2规范的要求，你还是先看一下标准吧。

dongdong214 · 发表于 2010-12-20 07:18:23

chabuduo

lureny · 发表于 2010-12-29 15:47:45

输出的clk和clk_n用SSTL-18

asyou · 发表于 2011-1-6 19:45:06

好像在Cyclone III上只能用SSTL-18！

kmac · 发表于 2011-1-7 15:53:58

quaruts生成ddr2 phy的时候会提供用于pin assignment的tcl文件
直接运行就可以了
altera网站上有ddr2 controller设计的实例工程和步骤，去搜一下就知道了

azhe5587 · 发表于 2011-1-13 14:48:14

楼主调出来了么？

zhangchaochun · 发表于 2011-1-24 17:32:05

本帖最后由 zhangchaochun 于 2011-1-24 17:36 编辑

指明成SSTL-18，只要是差分IO输出就可以了，内部已经把另外CLK_N参考信号反向。

altera不支持real differential SSTL, 只有pesudo differential SSTL, 而且pesudo differential SSTL只内部锁相环输出引腿才能支持。其他通用的差分IO不能指明pesudo differential SSTL。

chlor · 发表于 2011-1-24 17:41:07

顺便问一下： ALTMEMPHY为何产生的是INOUT的clock？

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