FPGA验证问题

youkexk123 · 发表于 2010-12-4 20:00:11

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为什么FPGA验证时改动一个模块会影响其他模块的功能，（注：两模块无任何联系），有时候增加某项功能或完善会导致所有的功能都不能实现了，这是为什么啊??

benjaminweber · 发表于 2010-12-4 21:44:25

也许是改了之后时序达不到了，比如说资源不够导致时钟频率达不到了，自然就会不工作

bonwong · 发表于 2010-12-4 22:23:02

Agree with benjaminweber, I've similar experience.

youkexk123 · 发表于 2010-12-5 14:25:50

回复 2# benjaminweber

可是从综合报告中可以看到资源利用很有限啊，大概都在20%左右，应该还有足够的资源够利用啊。。。。

benjaminweber · 发表于 2010-12-5 20:03:01

检查过par之后的timing report吗？

demonsolar · 发表于 2010-12-6 13:38:18

这个靠经验了，约束没加全，即使加全了，也有可能不成功

youkexk123 · 发表于 2010-12-6 14:49:41

回复 6# demonsolar

还需要加约束啊？？没加过约束，如果FPGA验证不成功，后仿过了能流片吗？？

youkexk123 · 发表于 2010-12-6 14:57:56

回复 5# benjaminweber

par是什么意思啊？？刚入门不太懂，还请高手指教啊，多谢啊！！

报告中有时序违例，是pll保持时间违例，该怎么解决呢？？

kevinht · 发表于 2010-12-6 21:24:26

个人觉得这个确实很复杂，现在手里一个设计，ASIC转过来的，问题是synplify里没有DC那么多约束，很多约束要改，有些约束语法或者格式是对的，但是报告出来就是说找不到加不上，综合出来后仿也还可以，但是最后拿到quartus里一布线，好像把synplify里综合好的布局和时序又打乱了，感觉比做ASIC麻烦多了……新人学习中……

yuanwolf2008 · 发表于 2010-12-6 21:31:40

学习中，，，

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