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楼主: zczc999

[求助] 一般set_input/output_delay要设多大?

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发表于 2011-10-5 10:50:48 | 显示全部楼层
回复 10# icfbicfb


    这个70%和30%分别是指什么哈
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发表于 2011-10-5 18:16:32 | 显示全部楼层
70% clock period 设成 set_Input_delay , set_output_delay ,

自然就留下了30% clock period 给in2reg , reg2out logic
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发表于 2014-5-26 09:54:00 | 显示全部楼层
回复 10# icfbicfb

set_input_delay -min 0
set_input_delay -max 5
可以这样设置吗?
修hold时,插入了大量的buffer,利用率暴增,designer坚持要这样设,还说可以设成负值,请问这样合理吗?
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发表于 2014-6-1 19:07:56 | 显示全部楼层
版主正解,
    理论上input_delay/output_delay设置的越大,就给PCB板级电路留有更大余量,input_delaay/output_dalay设置的越小,对板级电路的限制越大!一般情况下input_delay/output_delay设置为时钟周期的70%,如果综合后时序不满足,则可降至时钟周期的50%!
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