询问一个输出延时的问题，VERILOG的

zlgy2

时钟频率为1MHZ，要求得到三个输出脉冲，分别任firen1 firen2 firen3,

三个脉冲的周期都为20ms,占空比1：2。

其中firen2对于firen延时30°，firen3对于firen2 延时30°。

如何用verilog hdl实现？

不甚感激 ，尤其是想知道用计数器如何实现延时。有源代码吗？

谢谢··

zlgy2

急··········

glenchan

回复 1# zlgy2

脉冲的周期？脉冲只有正负脉冲和脉冲宽度的这样的定义。

你的应该是周期信号，还有周期和占空比以及延时相位一说。如果是脉冲就只有绝对延时了。

ic_qiand

时钟频率为1MHZ，要求得到三个输出脉冲，分别任firen1 firen2 firen3,

三个脉冲的周期都为20ms,占空比1： ...
zlgy2 发表于 2010-11-4 15:53

                               
登录/注册后可看大图

    若只是用来描述，产生测试激励，很简单。

    1ns 分频出 20ms period 的波形文件很简单。

    占空比也不难。难点在于你要的30度，如果激励，算好了时间 # (20 *(30/360)) 就可以了。

ic_qiand

若是设计电路，前端描述，综合，延时会被忽略就没用了。

这个情况，你或许可以试试看set_min_delay 加在两个端口上。

DC会推断出好多delay cell，至于最后出来是不是精确的30度，难说。

最好的做法当然是用现成的PLL DLL了。

glenchan

时钟频率为1MHZ，要求得到三个输出脉冲，分别任firen1 firen2 firen3,

三个脉冲的周期都为20ms,占空比1： ...
zlgy2 发表于 2010-11-4 15:53

                               
登录/注册后可看大图

通过记主时钟的个数就可以延时的计量，比如你这里1M的时钟，一个时钟周期就可以产生1us的延时，对于20ms周期的30度就是20ms/12=1667us,所以你要通过计数延时1667个时钟周期。

zlgy2

占空比  20ms的都知道怎么写 就是不知道如何延时30°  直接用#这样的话 那应该使用于测试中 综合上好像不能用

zlgy2

通过记主时钟的个数就可以延时的计量，比如你这里1M的时钟，一个时钟周期就可以产生1us的延时，对于20m ...
glenchan 发表于 2010-11-4 17:31

                               
登录/注册后可看大图

   我想知道如何将这个30°延时的计数器运用到延时中？是否可以用寄存器？

lq4080

回复 8# zlgy2


    可以用，就是用寄存器计数来标定30度的，即一个周期的1/12,20000*1/12 = 1667啊！

lq4080

module fen(
clkin,
reset,
firen1,
firen2,
firen3,
counter1,
counter2,
counter3
);

input        clkin;
input        reset;
output        firen1,firen2,firen3;
output  [14:0] counter1,counter2,counter3;

reg                firen1,firen2,firen3;

reg        [14:0]        counter1,counter2,counter3;

//20ms:20000, P:6667,N:13333 30du:1667  counter:23334

always @(posedge clkin)
begin
if(reset)
   begin
   counter1 <= 15'D0;
   counter2 <= 15'D0;
   counter3 <= 15'D0;
   end
   else
    begin
     if(counter1 >= 15'D19999)
      counter1 <= 0;
      else
       counter1 <= counter1 + 15'D1;
     if(counter1 == 15'D1666)
      counter2 <= 0;
      else
       counter2 <= counter2 + 15'D1;
      if(counter2 == 15'D1666)
       counter3 <= 0;
       else
        counter3 <= counter3 + 15'D1;
    end
end

always @(negedge clkin)
begin
if(counter1 < 15'D6667)
  firen1 <= 1;
  else
   firen1 <= 0;
if(counter2 < 15'D6667)
  firen2 <= 1;
  else
   firen2 <= 0;
if(counter3 < 15'D6667)
   firen3 <= 1;
   else
   firen3 <= 0;
end

endmodule