为什么还要做gate-level simulation

yuanpin318 · 发表于 2010-11-3 22:34:48

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已经可以用conformal lec或formality进行RTL和gate netlist比较，为什么还要做gate-level simulation?

scorpion · 发表于 2010-11-4 09:43:05

已经可以用conformal lec或formality进行RTL和gate netlist比较，为什么还要做gate-level simulation?
yuanpin318 发表于 2010-11-3 22:34

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1)LEC只能保证NETLIST和RTL功能等价.不能保证TIMING
2)STA可以检查TIMING,但前提是所有约束都正确并且有足够高STA覆盖率(100%),另外STA只能检查同步逻辑,异步设计有缺陷的话是检查不到的.所以对较大规模的设计来说一般都要做GATE-LEVEL仿真

yuanpin318 · 发表于 2010-11-10 14:05:07

前辈说是防止x-transfer，有谁了解吗？

TommyGG · 发表于 2010-11-17 22:46:53

为了提高流片信心~~

tbb2009 · 发表于 2010-11-28 13:17:58

同意楼上的说法，也有不跑后仿就流片的，但后仿已经算是flow里面的一步了，做一下也无妨

nslnsl · 发表于 2010-12-5 13:34:47

根据自己的流程来定吧

hover99 · 发表于 2010-12-16 13:58:51

后仿对同步时序的检查不如sta完整，对异步时序的检查不如cdc完整。还有x-transaction的虚假错误。基本上没有存在的必要。不过在工程上，大家还是把它当成心理安慰。

besicola · 发表于 2010-12-18 18:18:48

这个只是算作double check的玩意罢了，在design flow里面算是可有可无的……

creese · 发表于 2010-12-24 10:47:07

回复 7# hover99

hover99能否介绍一下CDC是什么？

mopengfei · 发表于 2010-12-24 11:30:24

一般都要做，post-simulation

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