verilog hdl 怎么设计一个7进制计数器

houjibin · 发表于 2010-10-23 09:49:05

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求助!

gaurson · 发表于 2010-10-23 12:25:59

时钟触发累加，条件判断到7清零，即可。你是否不懂verilog？这个应该很简单的吧。

lycxy521 · 发表于 2010-10-23 23:13:18

好厉害啊！！！

houjibin · 发表于 2010-10-24 09:24:04

时钟触发累加，条件判断到7清零，即可。你是否不懂verilog？这个应该很简单的吧。
gaurson 发表于 2010-10-23 12:25

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这个我会，如果计数大于7时怎么进位？

gaurson · 发表于 2010-10-24 11:52:59

7进制的计数器计数怎么可能大于7？你是说的多位7进制计数器吧？那进位的方式和其他一样，到7以后提供一个进位标志，给高位自动加1嘛。

wangxuede220 · 发表于 2010-10-24 11:54:37

求助帖不写清楚！谁知道你啥意思！

houjibin · 发表于 2010-10-29 10:56:49

emaklutz · 发表于 2010-10-29 11:25:44

看的很晕

lycxy521 · 发表于 2010-11-1 21:19:39

没事的

[求助] verilog hdl 怎么设计一个7进制计数器