setup time， hold time ， rise delay等受什么影响

zczc999

请问哪些因素会对setup time， hold time ， rise delay，fall delay， timing（clock） skew，transition time，产生影响？
个人理解：  setup /hold time是器件本身的属性
   rise /fall delay 一部分是器件本身延时，另一部分是net delay，这部分受这条net上的rc影响
  skew 要看时钟树插得均与就不均匀
  transition time 这个不清楚了

bukubuku

我认为transition time受器件驱动能力跟负载电容的影响

kangkang321

transition是不是跟上一级transition也相关？

新手2009

transition 受上一级的transition 和 其负载的影响

kplwqx

MQYBCVNLKKL;

richyrichy

setup time too short --> you need to add delay to the datapath
hold time too short --> it is needed to be fixed in layout layer (APR tool)
rise time and fall time --> usually they are not to be reported in digital design; they should be calculated and properly set by synthesizer. But if it has problem, it means you have fan out problem. You need to reduce the driven devices by the output port.

liamy2009

学习了 &……

fengxinzhi

rise /fall delay为什么还包含net delay，我还以为只是包含器件本身延时，麻烦知道的回答下，谢谢~

daipeng

我有做过一个小试验，用cadence仿一个inverter， 无论如何改变Vin的frequency， the rise time 总是一样的，但是改变了负载电容就不一样了，有力的证明了rise/fall time 与频率无关，只与负载有关。

heng123

如果clk能够建立到dvdd，就是没有三角波出现，delay/Tr/Tf基本和clk频率无关，主要和驱动能力和负载有关