在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: Fei_Fly

[资料] FPGA设计环境中加时序约束.doc

[复制链接]
发表于 2016-5-18 15:55:42 | 显示全部楼层
先下载看看
发表于 2016-7-8 14:09:18 | 显示全部楼层
回复 1# Fei_Fly


   非常感谢,学习。。。。
发表于 2017-4-27 17:28:19 | 显示全部楼层
感谢楼主分享
发表于 2017-5-31 15:27:25 | 显示全部楼层
这不错  感谢!!
发表于 2017-6-11 08:45:56 | 显示全部楼层
:lol:lol
发表于 2017-11-2 09:03:38 | 显示全部楼层
下载下来看一下
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-4-28 22:44 , Processed in 0.020398 second(s), 5 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表