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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › FPGA设计环境中加时序约束.doc
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楼主: Fei_Fly

[资料] FPGA设计环境中加时序约束.doc

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xiexing
发表于 2010-11-4 16:24:16 | 显示全部楼层
谢谢分享
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ningwei8027
发表于 2010-11-4 21:17:57 | 显示全部楼层
ddddddddddd
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boluobahao
发表于 2010-11-6 17:23:19 | 显示全部楼层
正要学习时序约束呢，谢啦~
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icfans3
发表于 2010-11-30 13:19:40 | 显示全部楼层
DDDDDDDDDDD
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jiangpeng21
发表于 2011-1-18 15:14:12 | 显示全部楼层
................
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lyphoon
发表于 2011-1-20 03:18:49 | 显示全部楼层
thanks
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stepan
发表于 2011-1-20 08:57:52 | 显示全部楼层
thanks for sharing
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zhanshen
发表于 2011-3-4 22:47:54 | 显示全部楼层
谢谢分享！
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jerious11
发表于 2011-3-6 14:35:09 | 显示全部楼层
这个应该很有用！
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hhjankin
发表于 2011-3-6 14:36:47 | 显示全部楼层
xilinx跟altera的都有吗？
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