SPI同步总线接口的VHDL／Verilog代码实现，强力推荐

日哦普尔 · 发表于 2011-1-4 19:52:09

是一个可完成订制化的SPI双向总线接口，时钟相位、极性，以及分频比全部可通过寄存器进行配置，已经在ISE下通过综合，占用资源少，强烈推荐

痛饮狂歌 · 发表于 2011-1-9 11:05:57

回复 1# pengpwn

thanks

qiu-zq · 发表于 2011-1-11 13:45:32

十分感谢，学习了

yykkdd2002 · 发表于 2011-1-21 11:39:51

正需要呢，十分感谢！

方波 · 发表于 2011-1-23 09:45:22

回复 1# pengpwn

谢谢分享了

flycatbbb · 发表于 2011-2-10 00:04:48

感谢分享~~~~

clwmdi · 发表于 2011-2-10 01:06:13

thanks

hellocai · 发表于 2011-2-14 13:39:52

下不下来

qwpsmile · 发表于 2011-2-18 00:36:19

好, 支持.

[资料] SPI同步总线接口的VHDL／Verilog代码实现，强力推荐