VHDL多条件Wait语句

uestcfc

请问各位大虾，wait on tx_clk_rec until tx_clk_rec = '1' and iq_tx_enable_rec = '1'这条语句是什么意思呢？
我的程序中是，wait on tx_clk_rec until tx_clk_rec = '1' and iq_tx_enable_rec = '1'这条语句后面的语句是等待2ns之后给iq_tx_1_rec赋值。
波形里的refclk就是 tx_clk_rec，为什么仿真的结果貌似是iq_tx_enable_rec 变为 '0'之后2ns，给iq_tx_1_rec赋值。
求解释。。。

falloutmx

你这个wait on的process是不是clk驱动的

uestcfc

2# falloutmx
process里面没有敏感参数列表，这段语句就是process的敏感参数。