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楼主: yhzhangstrive

[求助] 请教：用verilog实现在一个信号的下降沿之后开始计数

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hunk_yang
发表于 2010-9-13 05:02:48 | 显示全部楼层
8楼的说得不错，，

Busy，Busy_d
定义一个延迟信号（寄存器敲一拍）
busy_pos = busy && ~busy_d;
busy_neg =~ busy && busy_d;
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bandit
发表于 2010-9-14 01:18:40 | 显示全部楼层
可以对下降沿信号delay一拍，然后做个标志找下降沿，就可以了吧
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