请教：用verilog实现在一个信号的下降沿之后开始计数

yhzhangstrive · 发表于 2010-8-28 11:48:38

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本帖最后由 yhzhangstrive 于 2010-8-28 13:50 编辑

请教：怎么用verilog实现在一个信号的下降沿之后开始计数。
         -- -- -- -- -- -- -- --
         |  |  |  |  |  |  |  |  |  |  |  |  |  |  |  |
clk  ----- -- -- -- -- -- -- -- ------

            ---------------                         --------
            |                |                      |
busy -----                   --------------------

如图：在busy信号下降沿到来之后，对其低电平进行计数。

gaurson · 发表于 2010-8-28 12:50:56

@(negedge clk)
cnt <= cnt + 1;
不行吗？

yhzhangstrive · 发表于 2010-8-28 13:10:11

不是在时钟信号下降沿计数，而是对时钟信号控制的另外一个信号的下降沿到来之后计数

creese · 发表于 2010-8-28 14:14:49

reg [7:0] cnt;
always @(posedge clk)
if(busy)
cnt <= 'b0;
else
cnt <= cnt + 1'b1;

bjtu_glh · 发表于 2010-8-28 14:21:38

描述的还是不够清楚
busy低电平到高电平后，计数是清零啊，还是停止啊？

linglingfa · 发表于 2010-8-28 14:26:37

5# bjtu_glh [/
是呀，lz好好看看书吧

yhzhangstrive · 发表于 2010-8-28 16:01:54

关键是busy的第一个上升沿到来之前的低电平不用计数，要不会影响其他信号。

问题已经解决，多谢各位热心回答。

XIYAN · 发表于 2010-8-28 20:49:40

先定义一个两位的移位寄存器，每个时钟来之后让busy信号在此移位寄存器移位，当次寄存器中的数为10时
便检测到busy的下降沿了，这样就可以开始记述了！

AmoiBB · 发表于 2010-8-30 09:05:21

楼上的方法不错

ineedpower · 发表于 2010-8-30 10:05:40

8楼的不错

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