根据时序图实现电路

yhzhangstrive · 发表于 2010-8-27 11:35:32

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本帖最后由 yhzhangstrive 于 2010-8-27 12:19 编辑

有时钟，复位。
怎么利用verilog实现如图的时序图,当start信号有效时，start2拉高一个时钟，在busy下降沿开始计数，计数到Ti时，start2再次拉高。

多谢了！

gaurson · 发表于 2010-8-27 11:59:38

就这些信号吗？没有时钟？是否同步？信息太少了。

yhzhangstrive · 发表于 2010-8-27 12:19:06

有时钟，复位，这些我没画出来

gaurson · 发表于 2010-8-27 12:54:05

这些信号还是很重要的，否则就不知道你的start和busy到底和时钟复位是什么关系。一般的采样判断应该就能解决。

persempre · 发表于 2010-8-27 13:22:40

这个好像以前的数电题啊。。。。。。。。

xuyuejiang · 发表于 2010-8-27 16:38:47

要重新读书了

linglingfa · 发表于 2010-8-27 22:34:41

感觉提供的信息不全呀，不过也不难

yh919 · 发表于 2010-8-28 00:47:58

没有明确与时钟的关系，这个不好做了。另外cnt应该不用input吧？

gaurson · 发表于 2010-8-28 13:04:05

最好再多提供点信息。

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