Aurora 8b/10b IP模块的问题

lijinsong1986

小弟最近在调用Aurora 8b/10b IP模块时，在用modelsim功能仿真时，一切正常。 但是下到FPGA板子上时，channel_up初始化结束的信号一直是“0”，板子上的Tx和Rx是互连的，用chipscope追了时钟和复位信号都是正常的（复位低电平有效注意到了）。
    IP模块的设置细节如下： lane:2, lane width: 2, line rate: 2.5Gbps, GT CLK: 125Mhz, dataflow mode: duplex, Interface: framing, flow control: none. Rocket IO的GTP DUAL是设置在X0Y2，X0Y3。下板子是直接使用了例化后的example，并将Tx和Rx形成了回路。
     有了解原因的朋友帮忙解决下，谢谢！

pappinait

1# lijinsong1986

Thanks

pappinait

2# pappinait

Thanks !!!

lijinsong1986

高手帮帮忙。。

shenhuijun

没研究过。。。

glxidian

请问一下，Aurora 8b/10b IP核模块里的参数gtxd0与tx_lock该如何设置？还有就是USER_CLK与SYNC_CLK时钟作为输入端应该设为多大，USER_CLK and SYNC_CLK are the output of a PLL
whose input is derived from TX_OUT_CLK. 这到底该怎么弄？谢谢！！！

catcat_2

楼主，建议你先确认一下你的aurora的预加重，均衡以及serdes摆幅这些参数对不对，用ibert扫描一下你的眼图，看看眼线怎么样。这些东西是Modelsim仿真cover不到的。

glxidian

新手刚接触fpga不久，你说的aurora的预加重，均衡以及serdes摆幅这些参数在rocketio gtx tranceviers wizard里面设置！请问一下楼主，可以单独使用aurora 8b/10b core (v5.2)---没有使用rocketio gtx tranceviers wizard，来完成一个简单的数据传输吗？我的工程里只使用了一个aurora 8b/10b core (v5.2)，不知道参数gtxd0该怎么处理，以及SYNC_CLK时钟应该设为多大？当synthesize工程时，在ISE Project Navigator 面框里提示"  the required file auroar.v for the ip core aurora .xco was not found in the ip core source directory ... "问是否需要重新生成，当重新生成后，综合总是报错，显示"line 188 Illegal recursive instantiation of module 'aurora' "请问一下楼主该如何处理这个问题！！！不胜感激！！！

catcat_2

可以的，不用特意去用GTX wizard再生成tranceiver。 aurora core生成之后下面会自己调用的，你查下你的源文件，底层什么phy_wrapper里面应该有调用的。

sync_clk时钟是aurora core的GTX 输出的recover clock过一个bufg之后返回来的时钟，跟USER_CLK是一样的。

aurora只需要一个片外时钟，不需要额外的时钟了。

XST只需要读一个XCO文件就可以了，如果报错，你就双击那个XCO重新生成以下就OK了，没什么问题。

catcat_2

aurora的预加重，均衡以及serdes摆幅这些参数在rocketio gtx tranceviers wizard里面 -----

你可以查看下你用coregen生成的aurora的源文件，最底层，有一个什么aurora_8b10b_gtx_tranceive_wrapper。。 名字可能不全，这个wrapper下面会调用GTX，在调用GTX的时候就用一堆的参数赋值，那里面就可以认为改这些预加重，均衡以及serdes摆幅这些参数。

对了，好像还有个DRP端口，动态重配支持端口。这个好像也可以配置这些。你可以看下UG。