Aurora 8b/10b IP模块的问题

Ryggeor · 发表于 2015-6-19 06:02:47

thnks

liukelihui · 发表于 2015-7-2 22:42:51

回复 20# 瓜果园掌柜

是不是一直复位状态，或者你UCF约束的不对，再有确定FPGA的晶振起震，差分时钟有

liukelihui · 发表于 2015-7-2 22:45:33

回复 20# 瓜果园掌柜

都排除的话，看看LOOPBACK值是不是2，如果没改，是0的话，需要外部跳线，差分对连起来，才能CHANNEL_UP

liukelihui · 发表于 2015-7-19 07:59:29

回复 20# 瓜果园掌柜

差分对没用跳线连起来吧，或者你把LOOPBACK值改为“010”近端PMA回读模式，然后再下到板子里，看看灯亮不亮，或者分析仪抓信号

sck1101 · 发表于 2016-1-10 20:33:12

一般自环使用同源时钟，自发自收是没问题的。两块板对联经常出现channel up不能建立问题。源文件中cc_mudule里frequency_factor数值可以尝试改小，但有时候还不能完全解决问题。

黎释注册 · 发表于 2017-5-19 19:29:14

回复 25# sck1101

正如你说的，回路调试时channel_up拉高，但是在板间调试的时候就出现了channel_up一直拉低的情况，板子上都只有一个130M差分晶振

黎释注册 · 发表于 2017-5-19 19:35:46

回复 25# sck1101

请问这种情况该怎么解决？谢谢你。

黎释注册 · 发表于 2017-5-19 19:38:38

回复 15# Happy的白菜丫

不知道你的问题解决了吗？能否帮我解答下疑惑。谢谢！

USTC_SRQ · 发表于 2017-6-2 22:29:52

回复 25# sck1101

大神，我已经把时钟补偿的频率降低到每126个字节补偿一次了，可channel_up依然时高时低，请问你解决这个问题没有，好纠结啊，搞了好长时间了

zm2903003030 · 发表于 2019-5-8 11:21:08

学习啦

[求助] Aurora 8b/10b IP模块的问题