有关vhdl的仿真时序和综合问题

dickylucky

我在用元件例化将几个小模块组合成大模块进行仿真，但是他们之间的信号时序会发生改
变（比如说本来要求一个模块输出一个低电平给另一个模块，然后另一个模块就正常工作
“同时”“立刻”输出一个低电平给其他模块。但是仿真时的时序却不是“立刻”发生改
变的，而是延时了一个clk才改变的。但是在单个小模块中仿真时序是正常的。）这是什么问题啊？应该怎样解决。（用的是全局时
钟clk）。
我在综合的时候有这样的warning（Blackbox <×××××> is missing a user supplie
d timing model. This may have a negative effect on timing analysis and optimiz
ations (Quality of Results) ），上面的时序问题是不是这个warning所说的原因才发生
的，应该要怎样解决啊？
请教各位大人，thx。