请教一下，500MHz的数字设计用.18工艺综合可行不？

iccmj · 发表于 2011-1-10 15:59:15

可以，现在很多的USBPHY2.0部分都是用.18

不过设计的时候需要注意很多东西，还有，路径不能过于太长。

cllf · 发表于 2011-1-10 17:39:27

xuexi...

sehilly · 发表于 2011-2-13 00:20:59

absolutely yes!

ksg6 · 发表于 2011-2-17 09:00:26

不能泛泛而谈，要看多大电路，如果是SOC的话，90nm一般在3，400MHz

tmp684 · 发表于 2011-2-22 13:11:16

印像中在0.13, CPU作到500M都很難了..
0.18應該很難吧

heavenevil · 发表于 2011-2-24 12:22:29

好专业，帮顶

xumailster · 发表于 2011-2-25 17:12:51

我们.13的制成SOC frontend 只能合到不到200Mhz，气到吐血，哈哈。
今天才看到篇论文mips 74k可以到1Ghz，65nm

blackAJ · 发表于 2011-2-25 18:02:08

難度很高, 不管是設計還是量產. 然後功耗要如何解決. EMC要怎樣過. 都要事先拿出對策.

listening · 发表于 2011-2-28 15:17:33

学习了先

icfbicfb · 发表于 2011-2-28 16:23:47

没做过，这个和 RTL 设计有关，也有可能，只要 logic level不长，

[求助] 请教一下，500MHz的数字设计用.18工艺综合可行不？