命名规则

Glenguo

用VHDL/VERILOG描述寄存器组时，如size1[7:0]，好象是可行的，可以仿真，也可以综合。
但以前我的师傅好象跟我说过“数字结尾的寄存器组或者总线，有的EDA工具会发生信号混淆，如上面的size1[0]可能就会被认为是size的第10根线”，不知道以前师傅说过的对不对？各位同仁对这种命名是赞同呢还是反对？谢谢！

一声叹息

以前使用Xilinx的Foundation 3.1的时候确实遇到过这种问题。现在的这些工具应该没有这种问题了，但我个人还是建议不要以这样的方式命名。