关于ddr sdram控制器讨论

lyu

最近从opencores得到了关于ddr控制器的源程序
他们使用xilinx的FPGA实现的
但是我始终没有搞明白,为什么大家老是要在网上说什么dqs延迟90度相位呢
可以参考那些ddr的说明书,比如micron的,别人在说明书的时序图中很明显的就表明了dqs是要比数据延迟90度相位再输出的,虽然我并不是十分了解其中缘由,但至少别人说清了的
但搜索出大堆资料网友们经常就延迟的问题谈论,我不知道是否我理解的延迟跟大家谈论的是不是一个问题,或许我没有真正理解,希望大家给予指点
另外参考altera的代码,设计也都是这样的.
那么作为ddr控制器的设计(FPGA实现)最难的地方究竟是什么,希望各位给予答复