数字设计使用latch到底有什么弊端？

blue_ice_qq · 发表于 2010-8-4 18:07:12

Latch一般在高速的设计中用的比较多，因为它速度快、集成度高、面积小。

但其带来的负面影响也非常之大：1）做FPGA验证时，实现起来比较麻烦，因为FPGA是逻辑阵列，它的单元库里面没有Latch。
2）Latch会给asic实现时综合、DFT设计带来非常大的麻烦。
3）做STA的时候Latch也要单独处理。

swiki · 发表于 2010-8-4 22:23:14

学习了，谢谢

AmoiBB · 发表于 2010-8-5 14:45:29

各位大虾很厉害

hfly47 · 发表于 2010-8-6 22:56:02

4# zhouzhiping849
嗯，说的相当全

jasonlhb · 发表于 2010-8-7 14:55:30

latch到底有什么弊端？我想就是:
1. 太省電
2. 面積太小

ys0290 · 发表于 2010-8-7 18:59:54

新手学习中

yangzhendan · 发表于 2010-8-8 09:00:21

解释的很好

ymli123 · 发表于 2010-8-8 21:32:10

建议楼主研究一下各个基本电路单元用CMOS怎么搞出来。就比较理解楼上各位说的概念了，譬如latch的面积较小，在过去年代硬件比较值钱，规模较小的年代，就比较流行。但是随着芯片规模逐渐变大，对工具越来越依赖，平均每个管子的成本越来越低，速度越来越快，就要求设计要方便，而FF就比较合适了。

hcm608 · 发表于 2010-8-9 09:22:18

学习了，谢谢~

chevroletss · 发表于 2012-1-11 15:17:57

1. latch是电平触发，无法实现同步操作，与我们正常的时序逻辑电路设计思路不符。
2. latch会对输入电平敏 ...
zhouzhiping849 发表于 2010-8-1 10:21

登录/注册后可看大图

这位牛人解释的太好了！

学习了～～～

账号		自动登录	找回密码
密码			注册

[求助] 数字设计使用latch到底有什么弊端？

浏览过的版块

站长推荐 /2