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楼主: zh123456789

[求助] 数字设计使用latch到底有什么弊端?

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发表于 2010-8-4 18:07:12 | 显示全部楼层
Latch一般在高速的设计中用的比较多,因为它速度快、集成度高、面积小。

但其带来的负面影响也非常之大:1)做FPGA验证时,实现起来比较麻烦,因为FPGA是逻辑阵列,它的单元库里面没有Latch。
2)Latch会给asic实现时综合、DFT设计带来非常大的麻烦。
3)做STA的时候Latch也要单独处理。
发表于 2010-8-4 22:23:14 | 显示全部楼层
学习了,谢谢
发表于 2010-8-5 14:45:29 | 显示全部楼层
各位大虾很厉害
发表于 2010-8-6 22:56:02 | 显示全部楼层
4# zhouzhiping849
嗯,说的相当全
发表于 2010-8-7 14:55:30 | 显示全部楼层
latch到底有什么弊端?我想就是:
1. 太省電
2. 面積太小
发表于 2010-8-7 18:59:54 | 显示全部楼层
新手学习中
发表于 2010-8-8 09:00:21 | 显示全部楼层
解释的很好
发表于 2010-8-8 21:32:10 | 显示全部楼层
建议楼主研究一下各个基本电路单元用CMOS怎么搞出来。就比较理解楼上各位说的概念了,譬如latch的面积较小,在过去年代硬件比较值钱,规模较小的年代,就比较流行。但是随着芯片规模逐渐变大,对工具越来越依赖,平均每个管子的成本越来越低,速度越来越快,就要求设计要方便,而FF就比较合适了。
发表于 2010-8-9 09:22:18 | 显示全部楼层
学习了,谢谢~
发表于 2012-1-11 15:17:57 | 显示全部楼层




    这位牛人解释的太好了!   学习了~~~
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