数字设计使用latch到底有什么弊端？

zh123456789 · 发表于 2010-7-31 15:07:36

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数字设计使用latch到底有什么弊端？听说有的公司禁止使用latch？为何？

falloutmx · 发表于 2010-7-31 16:07:11

避免毛刺干扰

zh123456789 · 发表于 2010-7-31 21:21:39

2# falloutmx

大侠能不能细说一二？

zhouzhiping849 · 发表于 2010-8-1 10:21:09

本帖最后由 zhouzhiping849 于 2010-8-1 10:52 编辑

1. latch是电平触发，无法实现同步操作，与我们正常的时序逻辑电路设计思路不符。
2. latch会对输入电平敏感，受布线延迟影响较大，比较容易导致输出有毛刺产生。
3. latch会导致静态时序分析和DFT会很复杂。
4. 在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。

latch的好处：
因为使用latch可以timing borrow，在高速电路设计中（timing会很紧），有时候就需要用latch。

gaurson · 发表于 2010-8-1 10:40:24

对于latch的好处还是第一次听说呢，楼上说的有道理。

jium007 · 发表于 2010-8-1 12:07:48

以前通吃岛上专门讨论过，不过今天不晓得扎了，论坛打不开了，我还说温习一下的

erczhanglei · 发表于 2010-8-2 00:36:48

很好的解释，但是数字电路还是要避免使用latch，150M以上再考虑吧

awwddbb · 发表于 2010-8-2 04:11:46

其他好处：latch比ff快，面积小，功耗小

daviehj · 发表于 2010-8-2 22:46:56

解释的很好

zh123456789 · 发表于 2010-8-4 11:10:57

谢谢各位大侠啊，受教了

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