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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 数字设计使用latch到底有什么弊端？

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楼主: zh123456789

[求助] 数字设计使用latch到底有什么弊端？

发表于 2012-1-11 19:10:31 | 显示全部楼层

dddddddddddddddd

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发表于 2012-1-12 10:32:14 | 显示全部楼层

Latch可以用，在你对设计很有把握的时候，latch功耗小，速度快。只要时钟做好了，latch没有问题。牛电路都是latch。至于规定用DFF，是因为不Care面积/功耗，仅仅追求设计简单化。

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