如何防止写出来的verilog不能综合出来啊？

sunhui_asic · 发表于 2010-7-30 21:07:17

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刚开始正儿八经从事数字电路的工作，老板看到我写的verilog可能综合不出来，所以让我找些资料再看看，所以想问群里的xdjm们，有没有什么好资料推荐啊，主要是关于可综合的verilog写法。

sunhui_asic · 发表于 2010-7-30 21:58:34

希望有高手给我指点一下，多谢群里的高手了！

chenhongyi · 发表于 2010-7-31 06:44:46

这个简单啊，在代码中只用可综合的语句除了TESTBENCH

sunhui_asic · 发表于 2010-7-31 08:59:03

不知道在教材上面看到的例子是不是都能综合出来，所以想找份资料专门讲这个知识的，请问你有关于可综合的verilog的资料吗？多谢了！
3# chenhongyi

bright1224 · 发表于 2010-7-31 09:32:32

写出来以后用DC或者synplify测试一下就知道了。介绍verilog的书都会有什么样子的语法是可综合的

sunhui_asic · 发表于 2010-7-31 09:47:09

谢谢你的回复，我一会儿去书店再看看有没有好书吧！ 5# bright1224

MOSFET · 发表于 2010-7-31 11:18:38

baidu coding style

jium007 · 发表于 2010-8-1 12:09:21

何必要去书店啊，坛子里一堆资料

sunhui_asic · 发表于 2010-8-1 23:20:34

坛子里面好资料是很多，可惜我自己眼拙啊！！！

8# jium007

loveineda · 发表于 2010-8-2 08:41:39

最权威的Verilog综合教程《Verilog HDL synthesis---- a practical Primer》 J.Bhasker
有中文版，孙海平翻译

[求助] 如何防止写出来的verilog不能综合出来啊？