如何防止写出来的verilog不能综合出来啊？

yuanshiluoji · 发表于 2010-8-2 20:18:17

楼上正解！！！

sunhui_asic · 发表于 2010-8-2 22:10:26

今天在书店看到这本书了，确实不错，多谢！ 10# loveineda

hfly47 · 发表于 2010-8-6 23:28:22

10# loveineda
学到了，谢谢

ymli123 · 发表于 2010-8-8 21:55:31

可综合的概念是什么？

verilog不是孤立存在的，是为了表现物理上可以实现的电路的。

110500623 · 发表于 2010-8-9 16:49:34

代码风格越简单越好，毕竟不像软件，不要搞太花哨。用硬件的思想去写。

sunnyzhu · 发表于 2010-8-26 08:54:06

论坛里面很多这样子的资料，《verilog HDL 数字设计与综合》这本书就不错啊！

ix1982 · 发表于 2010-8-26 12:16:44

先想好你要综合出什么，再考虑怎么写！

qq11qq · 发表于 2010-8-26 23:43:12

个简单啊，在代码中只用可综合的语句除了TESTBENCH

awwddbb · 发表于 2010-8-27 15:55:52

很好很好。

linglingfa · 发表于 2010-8-27 22:40:35

坛子里资料很多

[求助] 如何防止写出来的verilog不能综合出来啊？