求教：如何在检测信号上升沿时，输出一个窄脉冲，

shxr

现有一输入信号，想在它每个上升沿出现时，就输出一个窄脉冲信号！
　　求教各位高手！！！！谢谢谢谢

p.nicholas

LZ真是执着啊，关于这个问题都开了好几帖了。

关于这个问题，你需要告知窄脉冲的宽度（1ps、1ns、2ns、10ns……）。
随便写了个程序，你参考参考吧……
module    risingedge_detect(
                            clk,//care for the clk which must be faster than signal_in
                            reset_n,
                            signal_in,
                            signal_risingedge
                            );

input     clk;
input    reset_n;
input    signal_in;
output    signal_risingedge;

reg        [2:0]    signal_shift_register;

assign    signal_risingedge    =    ( signal_shift_register[2:1] == 2'b01 );//detect the signal's rising edges

always@(posedge clk or negedge reset_n)
    begin
        if(reset_n == 1'b0)
            signal_shift_register    <=    3'b000;
        else
            signal_shift_register    <=    {signal_shift_register[1:0],signal_in};
    end
endmodule

shxr

难道脉冲宽度是由时钟周期决定的？等于一个时钟周期？

loveineda

同步电路设计中，最小的脉冲就等于一个时钟周期了，不是一个时钟周期的脉冲有什么用呢？那是毛刺或毛病

shxr

那就是说我得到的脉冲宽度不小于一个时钟周期了？

zh123456789

1# shxr

看看下面的行不行：

010我觉得就是产生一个周期的正脉冲吧，要么就是一个向量输出 always@(posedge clk)    sig_dly <= sig_in; assign  sig_neg_edge =  sig_dly & (!sig_in);//检测下降沿 always@*   begin       vector_out = 3'b000;      if(sig_neg_edge)       vector_out = 3'b010; end 验证下上面的代码吧，不知道能否满足您的需要

henry_huh

signal_in & (~signal_in_delay_one_clock)

sprone

LS 的发帖时间好奇怪哦~  难道是在上午5点发的？？
   其实LZ的意思是在每一个时钟周期的上升沿输出一个窄脉冲吧？
这个窄脉冲的宽度与时钟宽度没有具体关系吧？
  你可以考虑将时钟经过一个延时模块（通过门级延时）再与本身的时钟异或，会产生一个窄脉冲~  我试过的。。

shxr

8# sprone
确实搭一个模拟电路就可以做到，我是要用数字做，，不过做得差不多了，，还有一点点需要修改，，谢谢各位大虾了

supercar

不知道楼主是怎样用数字实现的，能否告知？？谢谢