verilog语法疑问

renninger1 · 发表于 2010-7-24 09:45:09

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看了一个verilog代码，有两个module，一个module里面全是定义的task founction等，另一个module调用这些task,founction。但我看书上，task founction的定义与调用必须在同一个module 啊，那位大牛解释一下啊
附件附原代码

zhutoub · 发表于 2010-7-24 09:54:43

没有这个限制，其实书上得来终觉浅，建议多实践。经验要从实战中来，才能成为真正专家。

renninger1 · 发表于 2010-7-24 10:16:00

可是modelsim仿真不过，nc仿真过了

Gnu_qin · 发表于 2010-7-25 21:30:31

学习一下

zh123456789 · 发表于 2010-7-27 10:28:57

纸上得来终觉浅，觉知此事须躬行

wangerping · 发表于 2010-7-27 16:06:55

不用写在一个module里面的，而且调用也是有很多种方法的

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