请教一个VHDL编程的问题

ypxu · 发表于 2005-4-6 15:51:05

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如何实现控制寄存器的某一位对模块的控制，比如说这个模块产生数据完毕，要控制寄存器的某位为1，怎么实现呢，要把这一位与模块连接起来吧，用VHDL如何实现，
谢谢了。

bravelu · 发表于 2005-4-7 13:40:55

就是只读寄存器的一般设计方法。把该信号与你cpu接口中的寄存器直接相连即可

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