process内语句的执行顺序问题

hipie

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DFF3 IS PORT(CLK,D1:IN STD_LOGIC;       Q1:OUT STD_LOGIC); END; ARCHITECTURE bhv OF DFF3 IS       SIGNAL A,B:STD_LOGIC;       BEGIN             PROCESS(CLK) BEGIN                   IF CLK’EVENT AND CLK =’1’ THEN                         A<=D1;                         B<=A;                         Q1<=B;                   END IF             END PROCESS;       END; END bhv 小弟刚学VHDL，对process内语句执行顺序，有些糊涂，以上程序中，if语句的三个赋值语句，是在一个CLK上升沿时，同时更新，还是每个赋值语句都需要一个上升沿？ process(clk) begin     if rising_edge(clk) then            if a='0' then              --第一个IF语句                outa <= '1';            end if;            if b='1' then              --第二个IF语句                outb <= '0';            end if; end if; end process; 这两个if语句是并行执行呢，还是先执行完第一个if，再执行第二个if？ 请高手们指教啊，谢谢啦！

kingdomwang

最简单的方法就是画电路图，一目了然了，是并行执行的！

hipie

谢谢楼上啊，小弟刚学还是菜鸟，看书上说的process内的都是顺序执行的啊，怎么是并行呢？

gaurson

在时序逻辑下，这个顺序的概念，应该是体现在同一时刻上的顺序变化，我也觉得最好是理解了这条语句会转换为什么电路，你可能才能明白其中的深意。

thales_cui

modelsim仿真一哈。

eaglelsb

并行，无优先级，可当成case语句的另一种写法。

liulanghan

IF CLK’EVENT AND CLK =’1’ THEN
                        A<=D1;
                        B<=A;
                        Q1<=B;
                  END IF
都是同时实现的

liulanghan

if a='0' then              --第一个IF语句
               outa <= '1';
           end if;

           if b='1' then              --第二个IF语句
               outb <= '0';
           end if;
都是并行实现的

hipie

谢谢楼上的各位！再问问，什么时候是并行，什么时候是串行，该怎么去判断？

gaurson

不要被这两个名词给误导了，最好是拿实际的电路来理解会更好。不要只是从代码层面去理解。