process内语句的执行顺序问题

delacroix_xu · 发表于 2010-7-8 17:13:32

发离开的就是啦发觉来的就是

潇湘月色 · 发表于 2010-7-9 17:23:35

FPGA设计中，不能用C语言的眼光去看VHDL代码，PROCESS中的代码经过ISE综合后实际上就是一组数字电路，然后在激励的条件下实现各种数字信号输出，各个PROCESS之间是并行的关系，每个PROCESS内部的代码是在同一时刻执行的

download_new · 发表于 2010-7-9 17:28:21

和Verilog里的阻塞\非阻塞一样

雨打溪风 · 发表于 2010-7-11 23:39:26

学的是Verilog，VHDL不通

hipie · 发表于 2010-7-14 22:38:46

很奇怪，教材上明确的说是process中的语句按顺序执行，岂不是更让人产生误解了

gaurson · 发表于 2010-7-15 14:37:25

基本的语句执行确实是顺序，但如果在时序逻辑中还是要先考虑赋值方式对实现电路的影响。

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