在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3948|回复: 3

[求助] 求助,关于set_generated_clock

[复制链接]
发表于 2010-6-24 19:25:19 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
有个比较菜的综合问题请教各位高手

我的顶层时钟是clk_26M,顶层下一个clkgen的模块,产生clk的六分频时钟clk_div6给顶层下其他模块使用,综合时需要对clk_div6设generated clock。

在综合脚本中我是这样加的
set_generated_clock -name ideal_clk -from clk_26M -divide_by 6 U_clkgen/clk_div

但报错说generated clock不能加在hierarchy的pin上,请问我应该怎样设呢,谢谢各位了!
发表于 2010-6-26 19:41:02 | 显示全部楼层
这样如何:
set_generated_clock -name ideal_clk -source  clk_26M -divide_by 6 U_clkgen/clk_div
发表于 2010-6-26 20:11:53 | 显示全部楼层
到网表中找到真正的输出分频时钟的器件的pin,指定到此处的pin
 楼主| 发表于 2010-6-26 20:36:49 | 显示全部楼层
尝试过了,如3楼所说,指向clkgen模块内部输出分频时钟的D触发器的输出pin就可以了,多谢指点!!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 06:24 , Processed in 0.017901 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表