关于Verilog-A

xu_qicheng · 发表于 2010-6-23 17:03:22

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哪位大侠有关于Verilog-A的资料啊语法方面的我这里有但是 Cadence里面具体怎样去编译仿真的步骤谁能给提供一点资料实在找不着

eetop.cn_verilog-a-cadence.pdf (2.71 MB, 下载次数: 1378 )

wind2000sp3 · 发表于 2010-6-23 17:32:22

我这里有一个，有点大

xu_qicheng · 发表于 2010-6-23 17:56:37

2# wind2000sp3
谢谢

xu_qicheng · 发表于 2010-6-23 18:02:21

2# wind2000sp3

谢谢这个我已经有了我现在的问题是怎样在Cadence 里面编译仿真，也就是关于Cadence工具的使用我不清楚所以想问问有么有这种教程

xu_qicheng · 发表于 2010-6-23 19:30:21

顶一个再

2steps · 发表于 2010-6-23 20:24:21

Cadence verilog-A manual 里面有一章是讲怎么建立基于veilog-A的model 的步骤，你写完语句再保存的时候，系统会自动检测语句的正确性。仿真的问题的话，要看你这个model是用在什么电路里面，关心什么参数，取决你啊

lucia_wan · 发表于 2010-6-24 14:11:09

cadence的参考库里面有很多是用veriloga写的。你可以调用。
如果想添加新的cell，你就参考这个文件里面的语法写出来。

depend135 · 发表于 2010-6-24 15:22:32

我写了一个简单的步骤，还附了两个资料，要是你要往下做含有verilog的数字模块的仿真的话，应该会有帮助,good lcuk!!

averycheng · 发表于 2010-12-1 10:29:36

谢谢大家！

songdc · 发表于 2010-12-7 13:52:36

good, i'm very interested in this file enclosed in the second upstair

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