求助一个综合RAM的问题

verilogxu · 发表于 2005-3-11 22:50:37

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我用quartus4.2的mega功能，生成一个RAM的VERILOG文件，如test_ram.v。
在该文件中还包含了一个例化单元，ALTSYNC* 记不清楚了
请问怎么综合这个RAM和对其进行布局布线
我将该文件变成一个黑箱，综和到是能过，但是布局布线时，
却不认我这个模块（test_ram).
希望大家能帮帮我，谢谢

verilogxu · 发表于 2005-3-11 23:07:03

诶，怎么没人给我回啊，郁闷
大家帮帮忙啊

verilogxu · 发表于 2005-3-12 09:57:44

各位大哥，帮帮忙啊，给我讲讲阿

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