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查看: 9069|回复: 4

[求助] xilinx fpga布局布线后(place & route)的问题

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发表于 2013-5-23 20:10:31 | 显示全部楼层 |阅读模式

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xilinx fpga布局布线后(place & route)的问题   我把我的设计的其中1个模块综合并布局布线后(place & route)生成的文件能调用在RTL里做为1个黑盒子模块吗?
   生成能调用的文件后缀是什么?如何调用?


  比如综合后生成的文件是ngc或edf,能够被原有模块作为黑盒子调用?
  那布局布线后(place & route),生成能调用的文件后缀是什么?如何调用?
 楼主| 发表于 2013-5-23 20:32:52 | 显示全部楼层
另外加个问题:vivado综合采用vivado综合策略后怎么生成不了ngc,只能通过write_edif生成edif文件?
而采用planahead综合策略可以生成ngc,输入文件倒可以ngc输入。真是奇怪,用的越来越不顺手了
发表于 2013-5-29 16:50:42 | 显示全部楼层
没用vivado做过这种black box的,ISE倒是用过。
就是用综合生成的NGC网表,然后另外写一个一样IO的.v文件。模块声明, IO声明,之后剩下的部分写//synthesis translate_off和on,这两个综合指令,那么在综合的时候就会是black box,
把之前综合的NGC网表添加到工程里面,工具自己就会在P&R的时候调用NGC了。
发表于 2014-11-28 11:25:31 | 显示全部楼层
回复 3# acgoal
版主 问个小问题啊,第一次做IO的东西(DC综合)

这个是之前师兄写的,其中关于IO端口例化的其中一段
PDIDGZ  PAD_CLK(.PAD(clk),.C(top_clk));
   PDIDGZ  PAD_RESET(.PAD(reset_n),.C(top_reset));
   PDIDGZ  PAD_IN_ENA(.PAD(in_ena),.C(top_in_ena));
   PDO02CDG  PAD_CARRY_ENA(.I(top_carry_ena),.PAD(carry_ena));
   PDO02CDG  PAD_CNT_0(.I(top_cnt[0]),.PAD(cnt[0]));
   PDO02CDG  PAD_CNT_1(.I(top_cnt[1]),.PAD(cnt[1]));
   PDO02CDG  PAD_CNT_2(.I(top_cnt[2]),.PAD(cnt[2]));
   PDO02CDG  PAD_CNT_3(.I(top_cnt[3]),.PAD(cnt[3]));

因为现在换库了,工艺库中的IO.v文件如何看呢

module PLOS8N (D, P, A, CONOF, PD, PU, SONOF, E3V);
        output D;
        inout  P;

  ....

module PLOS8F (D, P, A, CONOF, PD, PU, SONOF, E3V);
        output D;

...

都是这种的啦 想问下,我该怎么换呢
多谢啦
发表于 2014-11-28 21:10:25 | 显示全部楼层
回复 4# 522526tl


   在新的工艺库中找到对应的cell换。
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