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[原创] 关于verilog中的case语句

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发表于 2010-5-20 20:12:16 | 显示全部楼层 |阅读模式

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关于case,casex,casez:
问题:
1.它们之间有什么区别?
2.是否存在优先级?
发表于 2010-5-20 20:41:26 | 显示全部楼层
casex什么不同信号都可以区分
casez区分 0 1 和高阻
case只区分0和1
优先级记不清了~~
发表于 2010-5-20 20:42:28 | 显示全部楼层
学习中!
发表于 2010-5-21 09:13:53 | 显示全部楼层
对于仿真,都是有优先级的。
对于综合,可以通过加某些控制来把它变成并行(无优先级)的。
发表于 2010-5-21 17:51:44 | 显示全部楼层
公司的要求是不要玩这些花哨的玩意,只用case语句。
发表于 2010-5-22 14:12:41 | 显示全部楼层
既不清楚了,夏宇闻的书有详细解释,
发表于 2010-5-22 14:34:11 | 显示全部楼层
我個人是覺得casez,casex只是增加寫code的方便性.
除非電路中有使用到tri-state bus,會告成部份訊號線有產生Z,X的狀況外,
其實用case應就可以包含全部.
 楼主| 发表于 2010-5-23 19:20:54 | 显示全部楼层
谢谢大家回帖!
我比较赞同jemmyplus的看法。对于出现x或z的时候,它们应该还是有区别的。另外,我认为有优先级,但是最好不要用// synopsys parallel case 来消除优先级,大家可以看看cumming关于parallel case 和 full case 的文章。
发表于 2010-10-26 14:15:18 | 显示全部楼层
学习中,谢谢
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