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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 请教一个异步的问题
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楼主: oscillator_cn1

[求助] 请教一个异步的问题

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oscillator_cn1
 楼主| 发表于 2010-5-21 15:41:50 | 显示全部楼层
谢谢楼上。
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eaglelsb
发表于 2010-5-21 16:09:37 | 显示全部楼层
握手，，，
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oscillator_cn1
 楼主| 发表于 2010-5-21 18:49:11 | 显示全部楼层
好像两种情况都是“ClkA与ClkB异步，且ClkA周期小于ClkB周期，DataClkA只持续一个ClkA周期”。那么，当ClkA周期大于ClkB周期的时候呢？？
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neptune1983
发表于 2010-5-21 20:08:17 | 显示全部楼层
好像两种情况都是“ClkA与ClkB异步，且ClkA周期小于ClkB周期，DataClkA只持续一个ClkA周期”。那么，当ClkA周期大于ClkB周期的时候呢？？
在速度相当的情况下可以用FIFO（相差不是很大的情况下）
相差较大的情况下可以使用B时钟采样A时钟
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tjaiwxc
发表于 2010-5-21 21:27:00 | 显示全部楼层
在CLKA域中满足一定条件时，置EN为1，用CLKB对EN信号同步两拍，在CLKB域中对同步后的信号进行上升沿检测，当检测到上升沿后，给CLKA域返回一个寄存器信号B，在CLKA域对REG_B-D进行同步，并检测其上升沿，检测到就撤销EN，当EN被撤销后，随即这个事件又被传递给CLKB，再用来撤销REG_B。
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