Altera Stratix 器件一问

dragonyoo

  我有一组信号，时钟约为500Mhz，数据线为16bits，时钟和数据线都是差分信号，我是否可以将这17组信号直接接入到Stratix器件，进行解复用处理，将数据线变为128bits宽度，时钟降为62.5Mhz?在这种情况下，Stratix器件支持的时钟最高为多少？另外，Stratix器件是否支持管脚信号的微调？譬如将某一管脚信号延迟125ps？

dragonba

按照我的理解，第二个恐怕不行，延时只能以时钟的整数倍进行，否则就要凭经验手工调整布线。想找8G的时钟？难。
复用可以用Serdes功能，也可以自己作逻辑，不过时钟速率有点高，不知道Stratix支不支持。

IC

第一个完全可以，使用Stratix器件最大可以设计到150Mhz左右。