verilog 语法请大家帮帮忙

wangerdang · 发表于 2010-5-5 21:11:35

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verilog 语句中，在generate语句中，实例化时，module的名字和实例化名字中间加“#（parameter）” 是怎么回事？？？谢谢了！！！例如:
dff #(parameter) unit(.clk(clk),.en(en)....);

大小大 · 发表于 2010-5-5 21:45:47

是不是修改参数，通常是这么用的，就是在module里定义的参数。在其他的文件里实例这个module是可以通过#（parameters）修改已经定义的参数。

yzseu · 发表于 2010-5-5 21:47:04

Verilog中generate用法

generate可以用for,case,if。其中，generate实例化多个器件很简洁。

generate

  genvar j ;

  for(j=0;j<=INST_NUM;j=j+1)

begin : inst

   dff #(PARAMETER) unit(.clk(clk),

                                             .ena(ena),

                                             .in(in),

                                             .out(out)

                                             ) ;

end

endgenerate

1,genvar后面的for，变量必须是genvar变量；generate+if，不如`ifdef `else `endif

2,for里必须有begin，哪怕只有一句

3，begin必须有名称，原因见4

4，这里例化的模块名称是inst[j].unit

5，generate语句可以看作是标准化为块的综合指令