求助！！！万分火急！！谢谢！！！

youke1234 · 发表于 2010-5-1 10:47:40

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在modelsim仿真结果正确，拿到FPGA里下载验证结果也可以，可是只要稍微动一下代码，与逻辑毫无关系，只为优化，modelsim仿真也同样正确，但下载到fpga里结果出不来了，是怎么回事啊。我应该从哪些方面找问题呢！！求助高手指点，马上要流片了！！！万分感谢
说明：里面用到1.92m、240khz两种时钟，而且用到了很多门控始终。
另外综合时有很多waring需要解决吗？？都那些waring需要解决啊！！

jsjdezqh · 发表于 2010-5-1 13:06:30

这个我也不知道了

jium007 · 发表于 2010-5-1 16:06:36

报警的话都要看的，尽量都消除，有报警就是有隐患的

falloutmx · 发表于 2010-5-1 23:15:35

看看STA和使用面积

qlengyu · 发表于 2010-5-4 08:57:04

应该是优化后影响了布局布线，相关延时发生了改变了，导致设计不能按原来的要求实现了

huistu · 发表于 2010-5-4 09:47:14

看看wangning里面的latch

blackspy · 发表于 2010-5-14 15:57:09

看看时序是否满足

ICSEA88 · 发表于 2010-5-27 23:29:14

同意5楼的观点~！

jemmyplus · 发表于 2010-5-29 22:42:28

I guess that there are many clock domain in your design.
In other word,Maybe you can add synchronizer between two clock domain .

braveboys · 发表于 2010-5-30 10:41:49

做后仿了吗，门控可能是主要原因，试试门控后将信号指到全局网络上试试

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